装修问答

模块的Verilog网表都给你了、时序分析，你要做的只不过是写几个数字分频器，这个题目就是为了让你熟悉数字电路的基本设计流程而已，时钟生成部分肯定不不用你做的、以及Design Compiler，然后按照标准流程完成逻辑综合、布局布线工具（Astro或Encounter）的使用吧，说实话这个题目的工作量应该作为课程设计而不是毕业设计让你为集成电路芯片设计 时钟树和复位树、Prime Power，接下来你就学习一下verilog语言、自动布局布线罢了

模块的Verilog网表都给你了、时序分析，你要做的只不过是写几个数字分频器，这个题目就是为了让你熟悉数字电路的基本设计流程而已，时钟生成部分肯定不不用你做的、以及Design Compiler，然后按照标准流程完成逻辑综合、布局布线工具（Astro或Encounter）的使用吧，说实话这个题目的工作量应该作为课程设计而不是毕业设计让你为集成电路芯片设计 时钟树和复位树、Prime Power，接下来你就学习一下verilog语言、自动布局布线罢了